仕様

• • 80186XL CPU Core
    • 多重化された20ビットのアドレス・バスと8ビットのデータ・バス
    • 4つのセグメントに分割された1Mバイトのメモリ空間
    • 64KバイトIOスペース
    • ノンマスカブル割り込みサポート
    • 算術論理演算ユニット
      • 8,16,32ビット算術演算
      • 8,16ビット論理演算
      • ブール演算
      • 16×16ビット乗算（符号付きまたは符号なし）
      • 32/16ビット除算（符号付きまたは符号なし）
  • CPUオンチップ・ペリフェラル
    • プログラマブルタイマ/カウンタユニット
      • プログラム可能な3つの独立した16ビットタイマー
      • TOUT0～TOUT1端子出力
      • TIN0とTIN1はクロックまたは制御信号として使用
      • タイマー2は他の2つのタイマーのクロックに使用できる
      • 内部/外部入力クロック選択可能
    • ダイレクト・メモリー・アクセス・ユニット
      • Two independent high-speed DMA channels
      • Data can be transferred between any combination of memory & IO space
      • DMA transfer can be initiated by external, internal request or by direct programming
      • 20-bit length address register.
      • 16-bit length transfer count register.
      • Transfer address can be incrementing, decrementing or remained constant.
      • 2種類のチャンネル優先順位
        • 優先順位固定
        • 回転優先
      • DMAU can be programmed to produce interrupt request when its transfer count reaches zero
      • Both byte & word transfer is possible in case of 80186XL
    • Interrupt Control Unit
      • Four external interrupt request inputs (INT0 to INT3).
      • Timer0, Timer1, Timer2 and DMA0, DMA1 Interrupts (Internal Interrupts)
      • Edge or level triggered interrupt request inputs
      • Individually Mask-able interrupts request
      • Programmable interrupt request priority orders.
      • Polling operation capability.
      • Cascade with external 8259A interrupts (only on INT0 and INT1) operates in either Master mode or Slave mode.
      • Special fully nested mode support
  • チップセレクトユニット
    • Thirteen programmable chip-select outputs
    • Six of the chip-selects map only into memory address space, while the remaining seven can map into either memory or I/O address space
    • Programmable block size and start / end address
    • メモリまたはI/Oバス・サイクル・デコーダ
    • プログラマブル待機状態ジェネレータ
    • チップセレクトディセーブル機能
    • バス・レディを無効にする機能
  • クロックジェネレーター