仕様

• • iW-80186EC CPUコア
    • 多重化された20ビット・アドレスと16ビット・データ・バス
    • 4つのセグメントに分割された1Mバイトのメモリ空間
    • 64KバイトIOスペース
    • ノンマスカブル割り込みサポート
    • 算術論理演算ユニット
      • 8,16,32ビット算術演算
      • 8,16ビット論理演算
      • ブール演算
      • 16×16ビット乗算（符号付きまたは符号なし）
  • CPUオンチップ・ペリフェラル
    • プログラマブルタイマ/カウンタユニット
      • プログラム可能な3つの独立した16ビットタイマー
      • TOUT0～TOUT1端子出力
      • TIN0とTIN1はクロックまたは制御信号として使用
      • タイマー2は他の2つのタイマーのクロックに使用できる
      • 内部/外部入力クロック選択可能
    • シリアル通信ユニット
      • RS-232-Cプロトコル対応（オンチップCTS_N、SINT_Nピン）
      • 非同期モードのみサポート
      • 2つの独立した同一チャンネル
      • 非同期モードでの全二重動作
      • 非同期モードでプログラム可能な7、8または9データ・ビット
      • 独立ボーレート・ジェネレーター
      • ダブルバッファ送受信
      • 送信のためのクリア・ツー・センド機能
      • ブレイク・キャラクターの送信と検出
      • プログラム可能な偶数、奇数またはパリティなし
      • フレーミングエラーとオーバーランエラーの両方を検出
      • 送受信時の割り込みをサポート
    • 割り込みコントローラユニット
      • エッジトリガ/レベルトリガ選択可能
      • 個別にマスク可能な割り込み要求
      • プログラム可能な割り込み要求の優先順位
      • カスケード・モードとポーリング・モードをサポート
      • 8 外部割り込み要求入力 (INTx ; x=0,1,2,...,7)
      • 7つの内部割り込み入力端子（SCU、TCU、DMAU）
    • チップセレクトユニット
      • 10個のプログラマブル・チップセレクト出力
      • プログラム可能なスタートアドレスとストップアドレス
      • メモリまたはI/Oバス・サイクル・デコーダ
      • プログラマブル待機状態ジェネレータ
      • チップセレクトディセーブル機能
      • バス・レディを無効にする機能
    • ダイレクト・メモリー・アクセス・ユニット
      • 4つのDMAチャンネルは独立してアクセス可能
      • チャンネルの優先順位はプライオリティ・レジスタで変更可能
      • DMAリクエストはDMA HALTレジスタでマスクできる
      • 4つの独立した外部DMAリクエスト・ピン
      • タイマーによる内部リクエスト
      • DMAを開始するプログラム可能なソフトウェア要求
      • 4チャンネルDMAは、2チャンネルモジュールを使用して統合されています。
    • ウォッチドッグタイマーユニット
      • 32ビットのダウンカウンターを使用、
      • ウォッチドッグ・タイマーの再読み込みと無効化オプション
      • プログラムがハングした場合、または無限ループが発生した場合にシグナルをアサートする。
    • 多重化汎用入出力ポート
      • 3ポート合計22ピン
      • シリアル・コントローラー・ユニットにマルチプレクスされた8ピンのインアウト・ポート
      • チップ・セレクト・ユニットと多重化された8ピン出力ポート
      • DMAおよびSCU割り込み(4ピン)と汎用入出力(2ピン)をマルチプレクスした6ピン出力ポート
    • クロックジェネレーター